從技術突破到全面落地，Chiplet仍需跨越五大挑戰
Chiplet(芯粒)技術通過將多個芯片以模塊化方式進行組合，有望持續提升系統的計算能力與I/O帶寬，從而快速構建更強大、功能更完備的半導體系統。
然而，到目前為止，真正取得商業成功的Chiplet應用主要集中在基于JEDEC標準的HBM(高帶寬存儲器)模組。盡管它在UCIe標準的推進方面也取得了一定進展，但這還遠不足以滿足當前由人工智能驅動的系統和高性能計算(HPC)應用對計算能力和輸入/輸出(I/O)性能的巨大需求。
那么，究竟是什么因素在阻礙Chiplet技術實現更廣泛的突破性增長？
挑戰一：功能模塊的劃分
Chiplet的本質是將計算、I/O、內存等功能模塊組合成一個更龐大的系統。這是一種利用多芯片封裝設計實現產品差異化的方法。因此，芯片設計者必須在早期就審慎地規劃各個功能模塊應歸屬于哪個特定的芯粒。這種劃分決策并非隨意之舉，設計者們必須在延遲、帶寬、功耗等多方面進行復雜的權衡。此外，在劃分過程中還有另一個關鍵考量：為每個功能模塊選擇合適的制程工藝節點。
挑戰二：制程節點的選擇
在AI加速器中，采用最新的制程節點來制造計算芯片是最理想的，這能最大化其性能并優化功耗。然而，對于基于SRAM的高速緩存來說，選擇成本較低的成熟制程節點反而更具效益。同樣，像PCIe和以太網這類I/O接口功能，它們對延遲有較高的容忍度，并且可以通過獨立的Chiplet實現，從而更具成本優勢，因此通常會選擇更早期的工藝節點來制造，以節約整體成本。
挑戰三：Die-to-Die互連
在確定了系統功能劃分和工藝節點之后，芯粒設計者需要解決的下一個關鍵問題是實現芯粒與芯粒之間(die-to-die)的互連。盡管UCIe已成為此互連領域的事實標準，但要從中選擇合適的配置并非易事。設計者必須首先根據芯粒要處理的工作負載，準確理解其帶寬需求。
此外，Chiplet設計人員還需在兩類互連介質間做出選擇：一種是互連距離更長的有機基板，對應“UCIe標準”模式；另一種是凸點間距極小的先進封裝技術，對應“UCIe高級”模式。同時，還必須考慮數據速率(范圍通常在16Gbps到64Gbps之間)，以及需要的數據通道數量。
挑戰四：先進封裝的實現
Chiplet將傳統的片上系統(SoC)功能拆分到更小、可能是同質或異質的芯粒中，然后將它們集成到同一個系統級封裝(SiP)之內。這種系統級封裝不僅包含傳統的封裝基板，還包括能夠提供更高布線密度、更多功能和更強集成度的中介層(interposer)，使得整個系統可以在單一的標準或先進封裝內實現。
先進封裝技術之所以成為半導體生態的焦點，很大程度上是由于2.5D/3D多芯粒設計的興起。然而，先進封裝也給Chiplet設計帶來了全新的挑戰，包括機械外形尺寸、信號和電源完整性的分析，以及對單個芯粒的熱管理分析。
可以說，Chiplet的發展與先進封裝技術已密不可分。
當設計者思考如何在多芯粒設計中實現互連時，與那些包含了硅中介層或帶硅橋的中介層的2.5D/3D架構相比，使用有機基板通常成本更低，設計周期也更短。
接下來，設計者還必須在“硅中介層”與“RDL中介層”之間做出選擇。硅中介層雖然是成熟產品，但尺寸越大，成本就越高，并且由于其材料的脆性，尺寸受到了限制。相反，RDL中介層的主要目標是降低制造成本并提供更大的面積，以集成更多硅片內容，從而構建規模更大的系統。
此外，還有一系列任務需要完成，如凸點(bump)規劃和晶圓探針(wafer-probe)布局，以確保芯粒、封裝和測試流程三者之間的要求能協調一致。先進封裝也帶來了與測試規劃相關的挑戰，例如，為確保最終輸出“已知合格芯粒”(KGD)，必須在芯粒設計時就預留好晶圓測試探針的物理訪問點。由于并非所有芯粒都可以通過外部引腳訪問，設計者可能還需要借助多芯粒測試服務器來解決測試訪問問題。
挑戰五：系統與IP集成
協同設計涵蓋硅片、軟件和系統組件，以實現最優的集成效果和整體系統效率。
以安全性為例：在包含同質或異質芯粒的系統中，安全性已成為一個至關重要的考量因素。首先，設計者必須提供身份驗證功能，以確保每個芯粒的真實性和可信度。其次，設計者可能需要建立一套可信根系統，用于處理敏感數據，以及在系統之間安全傳遞密鑰，從而實現數據加密等服務。
設計者還需考慮實施安全啟動(secure boot)流程，以在硬件和固件層面防范外部篡改。另一個關鍵的安全考量是保護跨關鍵接口傳輸的數據，這些接口包括應用了完整性及數據加密(IDE)技術的PCIe和CXL，以及具備內聯內存加密(IME)功能的DDR和LPDDR。
上述Chiplet設計所面臨的挑戰充分表明，從傳統SoC向多芯粒設計的轉變，為半導體專業人士開辟了一個充滿機遇的全新疆域。
本文主要內容翻譯自國際電子商情姊妹平臺EE Times，原文標題：
